1. Baker R. J. CMOS: circuit design, layout, and simulation. 3rd ed. Piscataway, NJ; Hoboken, NJ: Wiley-IEEE Press, 2010. 1208 p. DOI: 10.1002/9780470891179
2. Zhang N., Wunsch D. C., Harary F. The subcircuit extraction problem // IEEE Potentials. 2003. Vol. 22. No. 3. P. 22-25. DOI: 10.1109/MP.2003.1232309
3. Черемисинов Д. И., Черемисинова Л. Д. Извлечение сети логических элементов из КМОП-схемы транзисторного уровня // Микроэлектроника. 2019. Т. 48. № 3. С. 224-234. -. DOI: 10.1134/S0544126919030037 EDN: TJNOKV
Cheremisinov D. I., Cheremisinova L. D. Extracting a logic gate network from a transistor-level CMOS circuit. Russ. Microelectron., 2019, vol. 48, iss. 3, pp. 187–196.
https://doi.org/10.1134/S106373971903003X
4. Seok M. G., Park D. J., Cho G. R., Kim T. G. Framework for simulation of the Verilog/SPICE mixed model: Interoperation of Verilog and SPICE simulators using HLA/RTI for model reusability // 2014 22nd International Conference on Very Large Scale Integration (VLSI-SoC). Playa del Carmen: IEEE, 2014. P. 1-6. DOI: 10.1109/VLSI-SoC.2014.7004185
5. Kundu S. GateMaker: A transistor to gate level model extractor for simulation, automatic test pattern generation and verification // Proceedings International Test Conference 1998 (IEEE Cat. No. 98CH36270). Washington, DC: IEEE, 1998. P. 372-381. DOI: 10.1109/TEST.1998.743176
6. Hunt V. D. Reengineering: Leveraging the power of integrated product development. Essex Junction, VT: Oliver Wight Publ., 1993. 256 p.
7. Yang L., Shi C.-J. R. FROSTY: A program for fast extraction of high-level structural representation from circuit description for industrial CMOS circuits // Integration. 2006. Vol. 39. Iss. 4. P. 311-339. DOI: 10.1016/j.vlsi.2005.07.002
8. Efficient subgraph matching: Harmonizing dynamic programming, adaptive matching order, and failing set together / M. Han, H. Kim, G. Gu et al. // Proceeding of the 2019 International Conference on Management of Data (SIGMOD '19). New York: ACM, 2019. P. 1429-1446. DOI: 10.1145/3299869.3319880
9. Рабаи Ж. М., Чандракасан А., Боривож Н. Цифровые интегральные схемы. Методология проектирования: пер с англ. 2-е изд. М.: Вильямс, 2007. 912 с.
Rabaey J. M., Chandrakasan A., Borivoje N. Digital integrated circuits. A design perspective. 2nd ed. London, Pearson, 2002. 800 p.
10. Combinational circuits using transmission gate logic for power optimization / G. N. Balaji, V. Aathira, K. Ambhikavathi et al. // International Research Journal of Engineering and Technology (IRJET). 2016. Vol. 3. Iss. 5. P. 649-654.
11. Черемисинов Д. И., Черемисинова Л. Д. Распознавание логических вентилей в плоской транзисторной схеме // Информатика. 2021. Т. 18. № 4. С. 96-107. -. DOI: 10.37661/1816-0301-2021-18-4-96-107 EDN: WDOLYT
Cheremisinov D. I., Cheremisinova L. D. Logical gates recognition in a flat transistor circuit. Informatika = Informatics, 2021, vol. 18, no. 4, pp. 83−94. (In Russian).
https://doi.org/10.37661/1816-0301-2021-18-4-96-107
12. Черемисинов Д. И., Черемисинова Л. Д. Обратное проектирование СБИС для обеспечения безопасности аппаратуры // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2022. № 3. С. 10-17. -. DOI: 10.31114/2078-7707-2022-3-10-17 EDN: TKHCCS
Cheremisinov D. I., Cheremisinova L. D. Reverse engineering of VLSI for equipment safety. Problemy
razrabotki perspektivnykh mikro- i nanoelektronnykh system (MES) = Problems of Advanced Micro- and Nanoelectronic Systems Development (MES), 2022, no. 3, pp. 10–17. (In Russian).
https://doi.org/10.31114/2078-7707-2022-3-10-17
13. Черемисинов Д. И. Анализ и преобразование структурных описаний СБИС. Минск: Белорусская наука, 2006. 275 с.
Cheremisinov D. I. Analysis and transformation of VLSI structural descriptions. Minsk, Belorusskaya nauka Publ., 2006. 275 p. (In Russian).